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　　半个多世纪以来，微电子技术遵循着 摩尔定律 快速发展。但近年来，随着芯片制程工艺的演进， 摩尔定律 迭代进度放缓，导致芯片的性能增长边际成本急剧上升。

　　在摩尔定律减速的同时，计算需求却在暴涨。随着云计算、大数据、人工智能、自动驾驶等新兴领域的快速发展，对算力芯片的效能要求越来越高。

　　其中，先进封装成为一条重要赛道，在提高芯片集成度、缩短芯片距离、加快芯片间电气连接速度以及性能优化的过程中扮演了重要角色。

　　根据市场调研机构 Yole 数据预测，全球先进封装市场规模将由 2022 年的 443 亿美元，增长到 2028 年的 786 亿美元，年复合成长率为 10.6%。此外，先进封装的市场比重将逐渐超越传统封装，成为封测市场贡献主要增量。

　　src=市场潜力之下，这个传统上属于 OSAT 和 IDM 的领域，如今开始涌入来自不同商业模式的玩家，包括晶圆代工厂、设计厂商等纷纷抢滩，积极布局先进封装技术。

　　全产业链上下游企业齐头涌入，恰恰说明了先进封装技术的不可或缺。而如今，随着先进封装技术不断创新，市场参与者和商业模式正在不断扩大和演变，这一领域的竞争变得越来越激烈。

　　早在 10 多年前，台积电就观察到了摩尔定律失速的前兆，毅然决定投入封装技术，在 2008 年底成立了导线与封装技术整合部门（IIPD ) 。

　　CoWoS 的核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μ Bmps）、硅穿孔（TSV）等技术，代替传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。

　　CoWoS 技术实现了提高系统性能、降低功耗、缩小封装尺寸的目标，从而也使台积电在后续的封装技术保持领先。

　　据悉，继英伟达 10 月确定扩大下单后，苹果、AMD、博通、Marvell 等重量级客户近期也对台积电追加 CoWoS 订单。台积电为应对上述五大客户需求，加快 CoWoS 先进封装产能扩充脚步，明年月产能将比原订倍增目标再增加约 20%，达 3.5 万片——换言之，台积电明年 CoWoS 月产能将同比增长 120%。

　　CoWoS-R：它使用重新布线层（RDL）进行布线，更强调 Chiplet 间的互连。能够降低成本，不过劣势是牺牲了 I/O 密度；

　　CoWoS-L：它使用小芯片（Chiplet）和 LSI（本地硅互连）进行互连，结合了 CoWoS-S 和 InFO 技术的优点，具有灵活集成性。

　　多年来，CoWoS 一直在追求不断增加硅中介层尺寸，以支持封装中的处理器和 HBM 堆栈。台积电通过长期的技术积累和大量成功案例，目前 CoWoS 封装技术已迭代到了第 5 代。

　　笔者在此前文章《代工巨头 血拼 先进封装》中提到：虽然 CoWoS 能够为芯片成品带来优势，但受限于成本，在推出的早期只有少数厂家的高端产品采用，对此，台积电决定给 CoWoS 做 减法 ，开发出了廉价版的 CoWoS 技术，即 InFO 技术。

　　相较于在硅晶圆中间布线做连接的 CoWoS 技术，InFO 封装把硅中介层换成了 polyamide film 材料，从而降低了单位成本和封装高度。这也是 InFO 技术在移动应用和 HPC 市场成功的重要原因，为台积电后来能独占苹果 A 系列处理器打下了关键基础。

　　2018 年 4 月，台积电首度对外界公布了创新的系统整合单芯片 ( SoIC ) 多芯片 3D 堆叠技术。

　　SoIC 是基于台积电的 CoWoS 与多晶圆堆叠 ( WoW ) 封装技术开发的新一代创新封装技术，这标志着台积电已具备直接为客户生产 3D IC 的能力。

　　作为业内第一个高密度 3D chiplet 堆叠技术，SoIC 被看作 3D 封装最前沿 技术。台积电表示，SoIC 能提供创新的前段 3D 芯片堆叠技术，用于重新集成从 SoC 划分的小芯片，最终的集成芯片在系统性能方面优于原始 SoC，并且它还提供了集成其他系统功能的灵活性。相较 2.5D 封装方案，SoIC 的凸块密度更高，传输速度更快，功耗更低。

　　src=据业内透露，目前台积电 SoIC 技术刚刚起步，今年底月产能约 1900 片，预期明年将超过 3000 片，增幅近 60%；2027 年有望拉升到 7000 片以上，是今年底水平的约 3.7 倍，年复合增速近 40%。

　　台积电激进扩产 SoIC 或与大客户需求有关。AMD 是台积电 SoIC 的首发客户，其最新 AI 芯片产品正处于量产阶段，预计明年上市的 MI300 芯片将采用 SoIC 搭配 CoWoS，或将成为台积电 SoIC 的一大 代表作 。

　　苹果则将采用 SoIC 搭配热塑碳纤板复合成型技术，目前正小量试产，预计 2025-2026 年量产，拟应用在 Mac、iPad 等产品，制造成本比当前方案更具有优势。若未来 SoIC 顺利导入笔电、手机等消费电子产品，有望创造更多需求，并大幅提升其他大客户的跟进意愿。

　　至于台积电先进封装另一大客户英伟达，其目前高阶产品主要采用 CoWoS 封装技术，但业界认为，未来也将进一步导入 SoIC 技术。

　　针对多种先进封装技术方案，台积电宣布将其 2.5D 和 3D 封装产品合并为一个全面的品牌 3DFabric，该平台由 SoIC、CoWoS 和 InFO 等 3D 堆叠和 2.5D 先进封装技术所组成，进一步将制程工艺和封装技术深度整合，以加强竞争力。

　　在先进制程以及先进封装中，台积电时刻保持 两手抓 的状态，以巩固自身在晶圆制造领域的霸主地位。

　　与台积电类似，英特尔经过多年技术探索，也相继推出了 EMIB、Foveros 和 Co-EMIB 等多种先进封装技术，力图通过 2.5D、3D 等异构集成形式实现互连带宽倍增与功耗减半的目标。

　　其中，EMIB 是英特尔在 2.5D IC 上的尝试，其全称是 Embedded Multi-Die Interconnect Bridge。因为没有引入额外的硅中介层，而是只在两枚裸片边缘连接处加入了一条硅桥接层（Silicon Bridge），并重新定制化裸片边缘的 I/O 引脚以配合桥接标准。

　　EMIB 是通过非常小的凸点间距提供高互连密度，从而允许芯片之间具有更高带宽，并且由于走线长度较短，因此比使用有机基板具有更低的功耗。它类似于微型硅中介层，仅覆盖小芯片之间需要连接的区域。

　　2018 年底，英特尔推出了名为 Foveros 的全新 3D 封装技术，这是继 EMIB 封装技术之后，英特尔在先进封装技术上的又一个突破。

　　src=据介绍，Foveros 技术可实现在逻辑芯片上堆叠逻辑芯片，进行横向和纵向之间的互连，凸点间距进一步降低为 50-25um。Foveros 为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。

　　英特尔表示，Foveros 可以将不同工艺、结构、用途的芯片整合到一起，从而将更多的计算电路组装到单个芯片上，实现高性能、高密度和低功耗。该技术提供了极大的灵活性，设计人员可以在新的产品形态中 混搭 不同的技术专利模块、各种存储芯片、I/O 配置，并使得产品能够分解成更小的 芯片组合 。

　　2019 年，英特尔再次推出了一项新的封装技术 Co-EMIB，这是一个将 EMIB 和 Foveros 技术相结合的创新应用，能够让两个或多个 Foveros 元件互连，并且基本达到单芯片的性能水准。设计人员能够利用 Co-EMIB 技术实现高带宽和低功耗的连接模拟器、内存和其他模块。

　　在 2020 年架构日中，英特尔又展示了在 3D 封装技术领域中的新进展—— 混合键合（Hybrid bonding） 技术。

　　当今大多数封装技术中使用的是传统的 热压键合 技术，混合键合是这一技术的替代品。这项新技术是将具有优良电性能的铜和铜直接连接起来，能够加速实现 10 微米及以下的凸点间距，提供更高的互连密度、带宽和更低的功率。

　　笔者此前曾在文章中总结道，英特尔先进封装技术的发展主要关注互连密度、功率效率和可扩展性三个方面。其中，Foveros 和混合键合技术主要关注功率效率、互连密度方面，而 Co-emib 和 ODI 技术则体现了集成的可扩展性特点。从 Foveros 到混合键合技术，英特尔逐渐实现凸点间距越来越小，使系统拥有更高的电流负载能力、更好的热性能。

　　未来，英特尔还在计划将传统基板转为更为先进的玻璃材质基板，此举旨在对材料进行转换以实现超越现有塑料基板限制的高性能半导体的尝试。

　　src=据介绍，随着 3D 封装的普及，厚度是一个受关注的关键因素。减小基板的厚度是提高半导体封装性能的关键。玻璃载板具有平坦的表面并且可以做得很薄，与 ABF 塑料相比，其厚度可以减少一半左右，减薄可以提高信号传输速度和功率效率。

　　同时，玻璃基板在热学性能、物理稳定度方面表现都更出色，更耐热，因此可以在基板内实现更高密度的互联。

　　因此，英特尔有望通过玻璃载板改进 3D 封装结构。但该技术目前进展较为缓慢，距离真正量产估计还有很长一段时间。

　　除了在存储器中大量使用堆叠封装技术外，三星在高性能计算芯片上也正大力发展先进封装技术，旨在充分挖掘高性能计算机、AI、5G、云以及大型数据中心市场。

　　三星分别于 2018 年、2020 年推出了 I-Cube（2.5D）、X-Cube（3D）两种封装技术。其中，I-Cube 作为异质整合技术，可将一个或多个逻辑芯片（如 CPU、GPU 等）和多个存储芯片（如 HBM）整合连接在中介层顶部。I-Cube 封装技术可与台积电 CoWoS 封装制程相抗衡，该项技术已投入使用，标志着三星晶圆制造业务领域已从移动设备扩展到数据中心；

　　X-Cube 则是使用 TSV 技术在逻辑芯片上堆叠存储器芯片，最大程度上缩短互连长度，在降低功耗的同时能提高传输速率。

　　2021 年，三星还推出了 2.5D 封装技术 H-Cube，专门用于高性能计算（HPC）、人工智能（AI）、数据中心和网络产品等领域。

　　据了解，H-Cube 可以整合 ABF 和 HDI 两种不同特点的基板，实现更大的 2.5D 封装。随着 HPC、AI 和网络应用等细分市场的发展，安装在同一个封装中的芯片数量和尺寸都在增加，且需要高带宽进行互连，这种更大面积的封装变得更加重要，H-Cube 的出现也降低了 HPC 等市场的准入门槛。

　　今年 9 月，为了追上台积电 AI 芯片的先进封装，三星推出名为 FO-PLP 的 2.5D 封装技术。借由此技术，三星预计可将 SoC 和 HBM 整合到硅中间层上，进一步建构其成为一个完整的芯片。据悉，FO-PLP 的基板是方形，而台积电的 CoWoS 是圆形基板，FO-PLP 不会有边缘基板损耗问题，有较高的生产效率。但由于要将芯片由晶圆移植到方形基板，其作业较为复杂。

　　据悉，最新的封装技术 SAINT 包括 SAINT S（垂直堆叠 SRAM 内存和 CPU），SAINT D（用于 CPU、GPU 和内存的垂直封装），SAINT L（用于堆叠应用处理器）。这一技术的引入旨在应对生成式 AI 和终端装置 AI 的快速发展，将成为三星电子在先进封装领域的重要一步。

　　此外，三星还计划在 2024 年量产可处理比普通凸块更多数据的 X-Cube（u-Bump）封装技术，并预计 2026 年推出比 X-Cube ( u-Bump ) 处理更多数据的无凸块型封装技术。据悉，三星在 2021 年还对外宣称正在开发 3.5D 封装 技术，目前还未有最新消息。

　　除了在产品创新上进行投入布局外，三星电子去年开始还积极推进封装基础设施建设和人才引进。2022 年 12 月，三星电子成立了先进封装（AVP）部门，负责封装技术和产品开发，目标是用先进的封装技术超越半导体的极限。

　　三星 AVP 业务副总裁暨团队负责人 Kang Moon-soo 指出，三星电子是世界上唯一一家同时从事存储器、逻辑芯片代工和封装业务的公司。因此，三星将利用这些优势提供具有竞争力的封装产品，连接高性能存储器，例如通过异质整合技术，并经由 EUV 制造技术生产最先进的逻辑半导体和 HBM。

　　相比台积电和英特尔，尽管三星电子的先进封装投资稍显迟缓，但也能看到这两年在先进封装上的押注也非常大。

　　近日，据 businesskorea 报道，SK 海力士正准备推出 2.5D 扇出 封装作为其下一代存储半导体技术。

　　由于今年在高带宽内存（HBM）领域的成功表现，SK 海力士对下一代芯片技术领域充满信心，正在加紧努力通过开发 专业 内存产品来确保技术领先地位。

　　据业内人士透露，SK 海力士正准备将 2.5D Fan-out 封装技术集成到继 HBM 之后的下一代 DRAM 中。这项新技术将两个 DRAM 芯片水平排列，然后将它们组合起来，就像是一个芯片一样。一个特征是可以将芯片变得更薄，因为它们下面没有添加基板。SK 海力士预计最早将于明年公开披露使用这种封装制造的芯片的研究结果，新技术的推出也表明 SK 海力士正在向能够匹配宽接口和成本效率的新方法迈进乐鱼leyu官方。

　　能看到，SK 海力士的尝试相当独特，因为 2.5D Fan-out 封装此前从未在内存行业尝试过，该技术主要应用于先进系统半导体制造领域。台积电于 2016 年首次将扇出晶圆级封装（FOWLP）商业化，用于生产 iPhone 的应用处理器，从而获得了苹果的信任。三星电子从今年第四季度开始将这项技术引入到 Galaxy 智能手机的先进 AP 封装中。SK 海力士采用这种新封装的主要原因之一是为了削减成本，业界将 2.5D 扇出封装视为一种可以跳过 TSV 工艺的同时，增加 I/O 接口数量来降低成本的技术。业界推测这种封装技术将应用于 GDDR 和其他需要扩展信息 I/O 的产品中。综合来看，SK 海力士利用这项技术抢占小批量、多样化的内存产品的趋势的战略正在变得更加清晰。SK 海力士正在巩固与世界知名 GPU 公司 Nvidia 的合作；还有一个例子是，SK 海力士为苹果新 AR 设备 Vision Pro 中安装的 R1 计算单元生产并提供了特殊 DRAM。SK 海力士总裁 Kwak No-jung 表示： 在人工智能时代，我们将把存储半导体创新为针对每个客户的差异化专业产品。

　　在先进封装技术研发方面，没有芯片工厂的 AMD 也在不遗余力，特别是在 HBM 和 GPU、CPU 封装方面。

　　在 ISSCC 2023 国际固态电路大会上，AMD 提出了多种新的封装设想，其中之一是在服务器 CPU 模块内部直接堆叠内存，而且是多层堆叠。一种方式是将 CPU 模块和内存模块并排封装在硅中介层上；另一种方式是在计算模块上方直接堆叠内存，有点像手机 SoC。

　　src=AMD 表示，这种设计可以让计算核心以更短的距离、更高的带宽、更低的延迟访问内存，还能降低功耗。如果堆叠内存容量足够大，主板上的 DIMM 插槽都可以省了。

　　AMD 甚至考虑在 Instinct 系列 GPU 已经整合封装 HBM 的基础上，继续堆叠 DRAM，但只有一层，容量不会太大。这样做的最大好处是一些关键算法可以直接在此 DRAM 内执行，不必在 CPU 和独立内存之间往复通信，从而提升性能、降低功耗。

　　AMD 还设想在 2D/2.5D/3D 封装内部，集成更多模块，包括内存、统一封装光网络通道物理层、特定域加速器等，并引入高速标准化的芯片间接口通道（UCIe）。

　　11 月 21 日，美国政府新宣布将投入约 30 亿美元资金，用于芯片先进封装行业。鉴于美国在全球芯片封装产能中的占比相对较低，这一举措旨在提高美国在先进封装领域的市场份额，补足其半导体产业链的短板。

　　美国商务部副部长劳里 · 洛卡西奥在宣布这一投资计划时表示： 在美国制造芯片，然后把它们运到海外进行封装，这会给供应链带来风险。这项投资计划将有助于确保美国在半导体产业链上的各个环节都具有竞争力。

　　无论如何，美国大力开拓先进封装产业，也被认为是看中了先进封装领域日益增长的机遇。

　　此外，联电、格芯、中芯国际等晶圆代工企业，以及日月光、国内封测三雄（长电科技、通富微电、华天科技）也都看到了先进封装的发展前景，展开积极布局，聚焦先进封装技术和解决方案。

　　后摩尔时代，先进封装正在成为各大厂商的发力点和必然选择，不同商业模式的企业都在同一个高端封装市场空间展开竞争。

　　但不同业态的厂商，在封装业务方面投入的资源也有所不同，技术发展路线也存在差异。

　　以 Foundry 为例，由于 2.5D/3D 封装技术中涉及前道工序的延续，晶圆代工厂对前道制程非常了解，对整体布线的架构有更深刻的理解，走的是芯片制造 + 封装高度融合的路线。因此，在高密度的先进封装方面，Foundry 比传统 OSAT 厂更具优势。

　　这也使得先进封装成为当前业内几大主流半导体晶圆制造厂商重点发展的技术。台积电、英特尔和三星等代工巨头已成功利用先进封装市场的增长，实现了其技术壁垒的不断提升。

　　而 SK 海力士，则试图抓住存储在 AI 时代与大算力芯片强结合的市场红利，跻身先进封装领域分一杯羹。

　　总体而言，先进封装的出现，让业界看到了通过封装技术推动芯片高密度集成、性能提升、 体积微型化和成本下降的巨大潜力，先进封装技术正成为集成电路产业发展的新引擎。

　　当前，新赛道卡位竞争激烈，新老玩家都在奋力抢夺一张通往先进封装时代的 船票 。leyu官方app免费下载平台leyu官方app免费下载平台leyu官方app免费下载平台